據南京大學人工智能學院網站報道，南大 LAMDA 組錢超教授團隊在 DATE 2025 發表的芯片設計優化論文「Timing-Driven Global Placement by Efficient Critical Path Extraction」獲會議最佳論文獎。

　　電子設計自動化(Electronic Design Automation，EDA)是芯片設計的基石產業，被譽為「芯片之母」。

　　歐洲設計自動化與測試會議(Design, Automation and Test in Europe Conference，DATE)是 EDA 領域的頂級國際學術會議。

　　本次 DATE 2025 最佳論文第一作者侍昀琦、第四作者林熙、第五作者薛軻分別是南京大學人工智能學院的碩士生、本科生和博士生，錢超教授為通訊作者，論文與華為諾亞方舟實驗室合作完成。

　　論文：https://www.lamda.nju.edu.cn/qianc/DATE_25_TDP_final.pdf

　　開源：https://github.com/lamda-bbo/Efficient-TDP

　　在芯片設計領域，為多達百億量級晶體管設計最優布局，一直是一個難解的技術難題。傳統的布局方法要么選擇快速但不夠精準的網線加權方案，要么采用精確但運算量巨大的路徑優化方法。

　　就像在一個擁擠的城市規劃新的交通路線, 既要考慮道路長度，又要確保交通暢通，面臨精度與效率、局部與整體的沖突。這個兩難困境一直困擾著芯片設計行業。

　　該論文提出了一種全新的時序驅動布局方法，巧妙地將效率和精度統一起來：

　　經典開源時序分析工具 OpenTimer 使用 O (n^2) 復雜度的算法提取 top-n 條時序違例路徑，且不支持基于違例端點的路徑分析。該論文針對每個違例端點提取其 top-n 條違例路徑，不僅能覆蓋所有時序違例端點，還將提取 n 條違例路徑的復雜度降至 O (n)，在時序分析中能夠實現 6 倍加速。這個創新方法的核心在于「智能關鍵路徑提取」技術，它能夠快速定位需要優化的關鍵路徑，將分析速度提升了 6 倍。

　　傳統的基于線網的加權方案對于高扇出線網經常帶來不必要的權重，從而過度優化許多不涉及時序違例的路徑。論文提出了基于引腳間吸引力的精確指標，通過精確捕捉時序違例路徑上的引腳對來建模時序信息，在顯著提升時序指標的同時，幾乎不造成整體線長的損失。

　　常用的時序模型 RC Delay Model 中，線網延時與其長度的平方成正比。論文首次提出將引腳間歐式距離的平方作為損失函數，并在 GPU 上實現了前向、反向傳播的加速。較以往常用損失函數，在關鍵時序指標 TNS 和 WNS 上分別提升 50% 和 30%。

　　圖 1：基于引腳間吸引力的時序目標建模

　　論文在 ICCAD-2015 競賽數據集上進行了廣泛的對比，相較于最先進的開源布局算法 DREAMPlace 4.0 做到了全部 8 個芯片的顯著領先，特別是在 TNS 指標上達到 60% 的平均提升。

　　相較于 SOTA 方法 Differentiable-TDP 和 Distribution-TDP 算法分別達到 50% 和 40.5% 的 TNS 平均提升。

　　圖 2：時序和線長指標的實驗結果

　　審稿人高度評價該工作，稱「結果令人印象非常深刻，超過了所有先進工作」(「The results are very impressive, outperforming all state-of-the-art works」)，取得顯著提升(「significant improvements」)。

　　DATE 自 1994 年創辦以來已舉辦 31 屆，今年將于 3 月 31 日至 4 月 2 日在法國里昂召開。DATE 今年收到逾 1200 篇投稿，錄用率約 25%，共評選出 4 篇最佳論文獎(獲獎率僅 0.3%)。

　　近期，AI 技術在芯片設計中的應用受到了國際上高度關注。Google 在 Nature 提出 AlphaChip，應用于 TPU 設計，而多家 EDA 頭部廠商也推出了 AI 賦能的 EDA 產品。芯片設計流程冗長復雜，存在大量復雜優化問題。

　　作為人工智能的重要研究分支，演化算法受達爾文進化論啟發，通過模擬「交叉變異」和「自然選擇」行為，可用于求解機器學習中復雜優化問題，但這類算法幾乎純粹是「啟發式」：在不少情況下有效, 但為何奏效、在何種條件下奏效卻并不清楚。

　　LAMDA 組周志華教授帶領俞揚教授和錢超教授長期努力，希望能夠建立起相應理論基礎，并對算法設計給出指導;2019 年他們在 Springer 出版專著《Evolutionary Learning: Advances in Theories and Algorithms》，總結了他們在該方向上過去二十年的主要工作，并于 2021 年出版中文版《演化學習：理論與算法進展》。

　　基于這些長期理論研究，LAMDA 組近期針對芯片設計中的復雜優化問題設計出了多個原創領先算法，如：

　　針對芯片宏元件布局問題，該團隊在 NeurIPS’23 發表的工作「Macro Placement by Wire-Mask-Guided Black-Box Optimization」較 Google 在 Nature’21 提出方法的布線長度縮短 80% 以上，并獲得 ACM SIGEVO Human-Competitive Results 獎;

　　針對芯片全局布局問題，該團隊在 DAC’24 發表的 Poster 工作「Escaping Local Optima in Global Placement」通過變異算子緩解了當前解析式布局器易于陷入局部最優的問題，進一步提升芯片布線長度指標 15%;

　　針對芯片宏元件布局問題，該團隊在 NeurIPS’24 發表的工作「Reinforcement Learning Policy as Macro Regulator Rather than Macro Placer」提出了新的基于強化學習的問題建模，通過訓練策略對已有布局進行高效微調而不是從頭擺放，保證了宏元件布局的貼邊和規整，在時序和擁塞等指標上均取得了一致的顯著提升;

　　針對芯片宏元件布局問題，該團隊在 DAC’25 發表的工作「ReMaP: Macro Placement by Recursively Prototyping and Periphery-Guided Relocating」將大量專家知識引入算法，優化了宏元件和標準元件的數據流，更加符合工業界的實際需求，較當前最先進的開源 EDA 工具 OpenROAD 的方法，提升芯片最終時序指標超 65%;

　　若干技術在華為海思落地驗證，包括攻克華為「揭榜掛帥」難題「EDA 專題難題：超高維空間多目標黑盒優化技術」，將芯片寄存器尋優效率平均提升 22.14 倍等。

　　LAMDA 組目前與華為正在進一步合作攻關，希望通過先進芯片設計緩解當前先進制造工藝局限。